@MSGID: 1@newsreader4.netcologne.de>
ac0d0d3b
@REPLY: <56jQM.245879$2ph4.169306@fx14.iad>
2ba54c9d
@REPLYADDR Thomas Koenig <tkoenig@netcologne.de>
@REPLYTO 2:5075/128 Thomas Koenig
@CHRS: CP866 2
@RFC: 1 0
@RFC-Message-ID:
1@newsreader4.netcologne.de>
@RFC-References:
<fbed57b4-1553-4b63-b39e-c130754b3aa8n@googlegroups.com> <memo.20230925074837.16292U@jgd.cix.co.uk> <8ThQM.146454$bmw6.26202@fx10.iad>
1@dont-email.me> <56jQM.245879$2ph4.169306@fx14.iad>
@TZUTC: -0000
@PID: slrn/1.0.3 (Linux)
@TID: FIDOGATE-5.12-ge4e8b94
Scott Lurndal <scott@slp53.sl.home> schrieb:
> One chip I`m aware of
> has 20 dual-channel DDR5 memory controllers (one per every four
> cores).

That is seriously beefy.

Hm, let`s see.  For Power10, Wikipedia gives 410 GB/s for DDR4
and 800 GB/s for DDR6, DDR5 is probably in the middle, let`s
call it 600 GB/s.

So, Power10 seems to have more memory bandwidth per core (equivalent
to ~12 DDR5 channels for 15 cores), unless you factor in the
eight-way SMT.

Still, that system you describe is _seriously_ beefy.
--- slrn/1.0.3 (Linux)
 * Origin: news.netcologne.de (2:5075/128)
SEEN-BY: 5001/100 5005/49 5015/255 5019/40 5020/715
848 1042 4441 12000
SEEN-BY: 5030/49 1081 5058/104 5075/128
@PATH: 5075/128 5020/1042 4441