@MSGID:
<7cfb10ca-e386-4d20-b9a9-a4bc1034cf5cn@googlegroups.com> 3beda4ef
@REPLY:
<b9675661-624b-4acf-93b0-5e44a55fa95fn@googlegroups.com> 4bfaae01
@REPLYADDR MitchAlsup <MitchAlsup@aol.com>
@REPLYTO 2:5075/128 MitchAlsup
@CHRS: CP866 2
@RFC: 1 0
@RFC-References: 1@dont-email.me>
<6zCRM.67038$fUu6.58754@fx47.iad> 1@dont-email.me>
<b9675661-624b-4acf-93b0-5e44a55fa95fn@googlegroups.com>
@RFC-Message-ID:
<7cfb10ca-e386-4d20-b9a9-a4bc1034cf5cn@googlegroups.com>
@TZUTC: -0700
@PID: G2/1.0
@TID: FIDOGATE-5.12-ge4e8b94
On Friday, September 29, 2023 at 1:03:02 PM UTC-5, Timothy McCaffrey wrote:
> On Friday, September 29, 2023 at 1:07:47 PM UTC-4, BGB wrote: 
> 
> > I had considered possibly redesigning the pipeline at one point to allow 
> > a different mechanism for handling L1 misses. Namely marking registers 
> > for missed loads as "not ready" and then stalling the Fetch/Decode 
> > stages if the bundle would depend on a not-ready register (injecting the 
> > fetched data back into the pipeline once the load completes). 
> >
> I think you just re-invented the CDC 6600 register scoreboard. 
> - Tim
<
Not quite:: CDC 6600 scoreboard scheduled the beginning of instruction
execution and also the end of instruction execution {{in contrast Thomasulo
only schedules the beginning of instruction execution}}
<
There are "all sorts of" mechanisms that provide RAW interlocking.
--- G2/1.0
 * Origin: usenet.network (2:5075/128)
SEEN-BY: 5001/100 5005/49 5015/255 5019/40 5020/715
848 1042 4441 12000
SEEN-BY: 5030/49 1081 5058/104 5075/128
@PATH: 5075/128 5020/1042 4441