COMP.ARCH---------------- < Пред. | След. > -- < @ > -- < Сообщ. > -- < Эхи > --
 Nп/п : 87 из 100
 От   : MitchAlsup                          2:5075/128        30 сен 23 08:59:13
 К    : Anton Ertl                                            30 сен 23 19:01:02
 Тема : Re: RISCs and virtual vectors (was: Introducing ForwardCom)
----------------------------------------------------------------------------------
                                                                                 
@MSGID:
<ae46c988-7f46-4d66-9bae-8e5f03c86682n@googlegroups.com> a40d2bb6
@REPLY: <2023Sep30.092454@mips.complang.tuwien.ac.at>
8a3d1d51
@REPLYADDR MitchAlsup <MitchAlsup@aol.com>
@REPLYTO 2:5075/128 MitchAlsup
@CHRS: CP866 2
@RFC: 1 0
@RFC-References: 1@dont-email.me>
<memo.20230916204926.16432A@jgd.cix.co.uk> 1@dont-email.me> 1@dont-email.me>
<287e35a5-e78f-4ae2-bbb1-606f7bbdfe98n@googlegroups.com> <jwv5y3ydyqr.fsf-monnier+comp.arch@gnu.org>
<901e43e0-902d-4f5d-8ae4-22c570a94191n@googlegroups.com> <95KRM.207899$Hih7.53988@fx11.iad>
<72b6255a-e9b5-4549-b243-49ab8c49b064n@googlegroups.com> <2023Sep30.092454@mips.complang.tuwien.ac.at>
@RFC-Message-ID:
<ae46c988-7f46-4d66-9bae-8e5f03c86682n@googlegroups.com>
@TZUTC: -0700
@PID: G2/1.0
@TID: FIDOGATE-5.12-ge4e8b94
On Saturday, September 30, 2023 at 2:34:08 AM UTC-5, Anton Ertl wrote:
> MitchAlsup <Mitch...@aol.com> writes: 
> >And in comparison:: I got almost all of that capability with 2 instructions 
> >that guarantees forward and backwards compatibility, and scales with 
> >machine resources. 
> >< 
> >2 versus 1300 :: Which one is really RISC ??
> There has been the argument that RISC is not about reduced numbers of 
> instructions, but about reduced complexity. The Cartesian product 
> does not make the instructions more complex, only more. 

> The complexity of your two additional instructions is, from an 
> architectural POV, the same as two nops, correct? That`s good! 
<
Not quite NoOps:: the leading one provides a bit vector of registers that
are live-out from the loop; the trailing one does the ADD-CMP-BC part
of the loop.

> OTOH, it leads to the question why we need these instructions at all. 
> Can you virtual vectors not be implemented as a pure 
> microarchitectural mechanism without any additional instructions? 
<
It might be possible to recognize a loop as something special that can
be performed with non-standard HW mechanisms--it is just easier when
the loop self-identifies.
<
> What do the additional instructions buy? 
<
Sequencing semantics--mainly in what does NOT need to be performed
(the live-outs for example minimizes the work of exiting the loop).

> - anton 
> -- 
> `Anyone trying for "industrial quality" ISA should avoid undefined behavior.` 
> Mitch Alsup, <c17fcd89-f024-40e7...@googlegroups.com>
--- G2/1.0
 * Origin: usenet.network (2:5075/128)
SEEN-BY: 5001/100 5005/49 5015/255 5019/40 5020/715
848 1042 4441 12000
SEEN-BY: 5030/49 1081 5058/104 5075/128
@PATH: 5075/128 5020/1042 4441



   GoldED+ VK   │                                                 │   09:55:30    
                                                                                
В этой области больше нет сообщений.

Остаться здесь
Перейти к списку сообщений
Перейти к списку эх