@MSGID: <95KRM.207899$Hih7.53988@fx11.iad>
9d2e2402
@REPLY:
<901e43e0-902d-4f5d-8ae4-22c570a94191n@googlegroups.com> 885ae6e1
@REPLYADDR Scott Lurndal <scott@slp53.sl.home>
@REPLYTO 2:5075/128 Scott Lurndal
@CHRS: CP866 2
@RFC: 1 0
@RFC-Reply-To: slp53@pacbell.net
@RFC-References: 1@dont-email.me>
<memo.20230916204926.16432A@jgd.cix.co.uk> 1@dont-email.me> 1@dont-email.me>
<287e35a5-e78f-4ae2-bbb1-606f7bbdfe98n@googlegroups.com> <jwv5y3ydyqr.fsf-monnier+comp.arch@gnu.org>
<901e43e0-902d-4f5d-8ae4-22c570a94191n@googlegroups.com>
@RFC-Message-ID:
<95KRM.207899$Hih7.53988@fx11.iad>
@TZUTC: 0000
@TID: FIDOGATE-5.12-ge4e8b94
MitchAlsup <MitchAlsup@aol.com> writes:
>On Monday, September 25, 2023 at 11:25:30=E2=80=AFAM UTC-5, Stefan Monnier =
>wrote:
>> > there are a few solutions i have encountered (i would be=20
>> > interested to hear of more)=20
>> > * "tagged" registers. ForwardCom actually has tags already
>> [...]
>> > * "Control Status Registers". Power ISA has "bit-accuracy"
>> [...]
>> > * "Prefixing". a RISC-uniform Prefix instruction (similar to
>> [...]
>> > fascinatingly, though, they *do* still impact the Decoder Phase=20
>> > to some extent, i`d be interested to hear peoples` thoughts on=20
>> > how to overcome some of those problems.
><
>> I think you can`t get a good answer before clarifying what it is that=20
>> you consider as the problem in "opcode proliferation" (after all,=20
><
>The problem is that the Cartesian-product associated with SIMD
>causes thousands of microscopic instructions to be needed (for
>example ARM has at least 1,300 SIMD instructions, others worse.)

That`s a bit misleading, as you`re counting individual instruction
words (opcode + all variations of source and destination register(s)).

--- xrn 9.03-beta-14-64bit
 * Origin: UsenetServer - www.usenetserver.com (2:5075/128)
SEEN-BY: 5001/100 5005/49 5015/255 5019/40 5020/715
848 1042 4441 12000
SEEN-BY: 5030/49 1081 5058/104 5075/128
@PATH: 5075/128 5020/1042 4441